SystemVerilog之SVA两个常用场景

张开发
• 2026/5/6 0:01:18 • 15 分钟阅读

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SystemVerilog之SVA两个常用场景
SVA是抓bug神器1.握手断言property req_ack;(posed clk)disable iff(!rst_n) $rose(req)|- ##[1:3] $rose(ack);//req上升沿有效时13个周期内必须收到ack应答没满足就报errorendproperty2.总线死锁检测property handshaking_deadlock_chk;(posedge clk)(req!ack)|- ##1 (req!ack)[*TIMEOUT_CNT-1]//监控请求长期(TIMEOUT_CNT个周期)无应答判定死锁仿真直接报错终止assert property(handshaking_deadlock_chk)begin$fatal(1,“DEADLOCK FATAL:req keep high without ack!”);//打印致命错误立刻终止仿真end

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